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合見工軟賀培鑫:AI時代RTL設(shè)計與驗證的挑戰(zhàn)

2025-04-23

4月16日,IC設(shè)計驗證領(lǐng)域的重要技術(shù)會議DVCon China在上海召開。合見工軟CTO賀培鑫博士出席大會主題論壇并發(fā)表名為“RTL設(shè)計與驗證的未來:人類專家、生成式人工智能與EDA工具的協(xié)同愿景”重要演講,分享了在人工智能時代,合見工軟對于未來變革性RTL設(shè)計與驗證方法學(xué)的探討,以及在AI方面賦能EDA工具的革新性發(fā)展成果。

 

合見工軟是國產(chǎn)數(shù)字EDA/IP龍頭企業(yè),目前已經(jīng)在國產(chǎn)EDA領(lǐng)域率先推出了針對數(shù)字芯片驗證的EDA全流程平臺工具,同時在數(shù)字實現(xiàn)EDA工具、設(shè)計IP、系統(tǒng)和先進封裝級領(lǐng)域多維發(fā)展,推出了多款自主自研的EDA與IP產(chǎn)品。目前合見的EDA及IP產(chǎn)品,已經(jīng)在國內(nèi)多家頭部企業(yè)成功商用,助力中國數(shù)字大芯片設(shè)計的快速發(fā)展。

 

▲合見工軟CTO賀培鑫博士

 

來到AI時代,計算需求的增長速率已超過摩爾定律。從2010年到2024年,AI訓(xùn)練計算需求增長了1億倍,訓(xùn)練算力約每6個月提升一倍。 

 

賀培鑫博士指出,隨著半導(dǎo)體設(shè)計的復(fù)雜性持續(xù)激增, RTL設(shè)計與驗證方法面臨更多挑戰(zhàn)。當(dāng)前基于相同的制造工藝,芯片性能仍可提升,主要通過三大方式:一是使用Chiplet以及先進封裝技術(shù),Chiplet互聯(lián)包括2D、2.5D、3D、3.5D等方法,不同互聯(lián)方法對延遲、帶寬都有影響,RTL設(shè)計和驗證需要進行針對性的考量。二是在RTL設(shè)計時優(yōu)化PPA(Power功率,Performance性能,Area面積),此外還要增加對于熱分析和制造成本的考量,針對多方面進行優(yōu)化。三是通過軟件驅(qū)動硬件RTL設(shè)計,設(shè)計芯片時要考慮跑什么樣的軟件棧,這樣有利于在同樣的制造技術(shù)下獲得更優(yōu)的性能。

 

當(dāng)前,以LLM(Large Language Model)大語言模型為代表的生成式AI正在實現(xiàn)對于各個領(lǐng)域的深刻賦能。EDA行業(yè)也在思考如何借助先進的大模型工具實現(xiàn)芯片設(shè)計和驗證流程的革新。賀培鑫博士介紹,目前約90%的軟件編程工作使用了大模型賦能,如Github Copilot、Gemini Code Assist、Devin等代碼輔助工具已經(jīng)能夠很好地支持軟件代碼的生成。根據(jù)EvalPlus數(shù)據(jù),軟件代碼生成的準(zhǔn)確率已經(jīng)達到96%左右。

 

但與軟件編程語言相比,RTL設(shè)計代碼在公開領(lǐng)域是稀缺的(相比之下數(shù)量有百倍差距),如果缺乏足夠的數(shù)據(jù),則無法開展有效的訓(xùn)練,意味著產(chǎn)生更多AI幻覺,代碼出現(xiàn)更多錯誤。并且芯片設(shè)計代碼的錯誤代價,遠(yuǎn)比軟件錯誤高昂。那么這是否意味著RTL的設(shè)計和驗證無法借用LLM來提高生產(chǎn)力?賀培鑫博士指出,通過合見工軟的研究和創(chuàng)新,結(jié)論是可行的。具體做法是將LLM大模型同EDA工具進行有效結(jié)合。

 

想探索通過LLM進行RTL代碼設(shè)計,首先需要一套Benchmark來評估生成RTL的準(zhǔn)確性。合見工軟通過公開領(lǐng)域數(shù)據(jù)及原創(chuàng)數(shù)據(jù),共搜集了507題Benchmark,并適配不同的LLM,通過這507題打分。目前最高分是適配了DeepSeek R1的模型。

 

在創(chuàng)新探索過程中,合見工軟先通過LLM生成RTL代碼,再通過合見工軟快速綜合引擎RTL_eval對此進行檢驗,將錯誤信息反饋給大模型,重新調(diào)整代碼輸出,準(zhǔn)確性大大增加,最終正確率分?jǐn)?shù)增加到93%。這樣與軟件代碼生成的準(zhǔn)確率已差距不遠(yuǎn)。

 

此外,針對IC設(shè)計中的QoR(Quality of Result),借助大模型與EDA工具結(jié)合,可以生成性能、面積和功耗的針對性優(yōu)化代碼,以供設(shè)計者自行選擇最適合的方案。

 

基于上述探索和創(chuàng)新,今年2月,合見工軟推出創(chuàng)新的數(shù)字設(shè)計AI智能平臺——UniVista Design Assistant (UDA),是國內(nèi)首款自主研發(fā)、專為Verilog設(shè)計打造的AI智能平臺,融合DeepSeek R1等先進大模型與合見工軟自研的EDA引擎,提供全面的AI輔助功能,包括NL-to-RTL代碼生成,在線QoR評估與調(diào)優(yōu)及功能驗證調(diào)試。

 

 

據(jù)賀培鑫博士介紹,UDA結(jié)合大模型的推理能力與合見工軟自研的EDA工具,自動生成高質(zhì)量的Verilog RTL代碼,提升代碼QoR和正確性10-20%。用戶通過自然語言描述需求,系統(tǒng)即可提供多個代碼方案,并智能生成不同的組合邏輯深度(與時序密切相關(guān))和邏輯門數(shù)(與面積密切相關(guān))的權(quán)衡方案,從而協(xié)助設(shè)計師優(yōu)化設(shè)計的QoR。在遇到快速邏輯綜合器報錯時,UDA能夠根據(jù)錯誤日志迅速定位問題,并調(diào)用大模型進行智能糾錯。同時,UDA支持多輪迭代優(yōu)化時序(組合邏輯深度)和面積(邏輯門數(shù)),幫助設(shè)計師在設(shè)計早期獲得高質(zhì)量代碼,顯著減少后續(xù)QoR調(diào)優(yōu)工作量,進一步提升RTL代碼的性能。

 

UDA還內(nèi)置了仿真和調(diào)試工具,智能生成TestBench,提升測試效率并提供全面的功能驗證服務(wù)。用戶可在統(tǒng)一的開發(fā)環(huán)境中,使用合見工軟自研的UniVista Simulator (UVS) RTL仿真引擎和UniVista Debugger (UVD) RTL調(diào)試引擎完成一站式驗證。由此可助力解決驗證EDA工具價格高昂的問題。

 

此外,芯片設(shè)計通常從既包含文字描述又包含圖示的技術(shù)說明參數(shù)開始,這些圖示包括:模塊框圖、有限狀態(tài)機圖和時序波形圖,通過借助視覺大模型與EDA工具結(jié)合,能夠?qū)崿F(xiàn)將圖解析成文本的功能。

 

更進一步,還可實現(xiàn)利用現(xiàn)有RTL代碼資源庫進行代碼生成,現(xiàn)有RTL資源包括:IP核、類DesignWare庫、現(xiàn)有RTL代碼、驗證IP(VIP)以及現(xiàn)有UVM對象,集成檢索增強生成(Retrieval Augmented Generation, RAG)引擎進行資源調(diào)用,從而支持自上而下的架構(gòu)設(shè)計與自下而上的RTL設(shè)計方法學(xué)。

 

 

對于未來,賀培鑫博士指出,伴隨AI智能體的發(fā)展成熟,RTL設(shè)計將表現(xiàn)出更加智能化的水平和進階。目前合見工軟已構(gòu)建了人類專家、LLM和EDA協(xié)同工作的模式,LLM是被UDA指派任務(wù),智能體發(fā)展處于0階段。未來在智能體1.0階段,AI將能夠?qū)崿F(xiàn)自主決策,開發(fā)并執(zhí)行多步驟的規(guī)劃,自動調(diào)用多種工具和AI技術(shù),來完成復(fù)雜任務(wù)。而在智能體2.0階段,將出現(xiàn)如RTL設(shè)計和驗證智能體、物理設(shè)計和驗證智能體等多樣協(xié)作的智能體,整個數(shù)字設(shè)計與實現(xiàn)過程都可以由AI輔助,為人類節(jié)省更多時間。

 

本次大會上,作為自主創(chuàng)新的高性能工業(yè)軟件及解決方案提供商,合見工軟同時攜數(shù)字芯片驗證全流程EDA及IP產(chǎn)品亮相,通過硬件實物展示了全場景數(shù)字驗證硬件、虛擬原型驗證平臺、功能仿真、驗證管理及系統(tǒng)級原型驗證、IP驗證,及可測性設(shè)計DFT全流程平臺、大規(guī)模PCB板級設(shè)計平臺、系統(tǒng)級和先進封裝設(shè)計研發(fā)管理,及高速接口IP等二十余款EDA產(chǎn)品及解決方案。

 

 

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關(guān)于合見工軟

上海合見工業(yè)軟件集團有限公司(簡稱“合見工軟”)作為自主創(chuàng)新的高性能工業(yè)軟件及解決方案提供商,以EDA(電子設(shè)計自動化,Electronic Design Automation)領(lǐng)域為首先突破方向,致力于幫助半導(dǎo)體芯片企業(yè)解決在創(chuàng)新與發(fā)展過程中所面臨的嚴(yán)峻挑戰(zhàn)和關(guān)鍵問題,并成為他們值得信賴的合作伙伴。

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