隨著各類前沿高性能應用對算力、內(nèi)存容量、存儲速度和高效互連的需求持續(xù)攀升，傳統(tǒng)大芯片架構(gòu)的設計和能力越來越難以及時滿足這些需求。Chiplet集成技術(shù)的出現(xiàn)開辟了一條切實可行的路徑，使得各個廠商能夠在芯片性能、成本控制、能耗降低和設計復雜性等方面實現(xiàn)新的突破。
作為Chiplet集成的關(guān)鍵標準之一，UCIe以開放、靈活、高性能的設計框架為核心，實現(xiàn)了采用不同工藝和制程的芯粒之間的無縫互連和互通。通過統(tǒng)一的接口和協(xié)議，UCIe可大幅降低同構(gòu)和異構(gòu)芯粒集成的設計復雜度，使設計人員能夠更加專注于各個芯粒的功能實現(xiàn)和優(yōu)化，從而加速產(chǎn)品開發(fā)進程。
UniVista UCIe IP產(chǎn)品已在智算、自動駕駛、AI等領域的知名客戶的實際項目中得到廣泛應用和驗證，在真實場景中展現(xiàn)出卓越的性能表現(xiàn)和穩(wěn)定可靠的品質(zhì)。合見工軟UCIe IP先進制程測試芯片現(xiàn)已成功流片，成為IP領域第二個經(jīng)由硬件驗證過的先進制程UCIe IP產(chǎn)品。
產(chǎn)品特性
- 全面的接口支持：支持FDI、AXI、ACE和CXS.B等多種總線接口；支持標準封裝和先進封裝；在標準電壓下，最高速度可達24Gbps；支持1、2、4多模塊配置
- 先進的封裝技術(shù)：標準封裝支持Solder Ball和Copper Pillar Bump，Bump Pitch支持150 um、130 um和110 um；先進封裝支持Micro Bump，Bump Pitch支持45 um至55 um
- 出色的性能指標：誤碼率（BER）小于10^-27（開啟CRC重傳機制），端到端延遲（Tx FDI到Rx FDI）低至2 ns至4 ns
- 靈活的配置選項：可配置的通道插入損耗，標準封裝最長支持50 mm；可編程鏈路初始化和訓練，采用嵌入式處理器，支持標準版本升級；可選CXS.B、AXI接口或UCIe FDI接口
- 豐富的技術(shù)積累：協(xié)議層可以支持自主研發(fā)的PCIe/CXL控制器和以太網(wǎng)解決方案
- 廣泛的制程支持：支持從4nm到12nm的先進制程
- 低功耗設計：功耗低至0.5pJ/bit
- 靈活的設計布局：標準封裝支持單排設計和疊層設計；疊層設計可以通過更多層的基板設計支持更高的帶寬密度；標準封裝的版本可以同時支持D2D（Die-to-Die）和C2C（Chip-to-Chip）的應用
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