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后摩爾時(shí)代先進(jìn)封裝已然大行其道,尤其是以2.5D/3D為代表的先進(jìn)封裝風(fēng)頭正勁。據(jù)Yole Développement最新的數(shù)據(jù)顯示,2.5D/3D先進(jìn)封裝市場(chǎng)將從2021年的67億美元增長(zhǎng)到2027年的147億美元,年增長(zhǎng)率高達(dá)14.34%。
談及這背后的驅(qū)動(dòng)因素,在近日舉辦的ICCAD分論壇“EDA與IC設(shè)計(jì)創(chuàng)新”上,合見(jiàn)工軟封裝及系統(tǒng)級(jí)產(chǎn)品市場(chǎng)總監(jiān)戴維進(jìn)行了《如何迎接2.5D/3D先進(jìn)封裝時(shí)代所面臨的挑戰(zhàn)》的演講并提到,隨著先進(jìn)工藝的進(jìn)階,流片成本不斷走高,5nm芯片流片一次超過(guò)5億美元,7nm芯片也達(dá)2.88億美元,成本如此之高的原因在于良率太低。而提高良率和控制成本的方案之一就是使用2.5D/3D先進(jìn)封裝。
先進(jìn)封裝需要系統(tǒng)級(jí)協(xié)同設(shè)計(jì)工具
與之同時(shí)2.5D/3D先進(jìn)封裝也為芯片設(shè)計(jì)帶來(lái)了諸多利好。
戴維闡述道,2.5D/3D先進(jìn)封裝的利好在于:
- 一是可支持普通的MCM構(gòu)架,支持選擇不同的工藝節(jié)點(diǎn),在一定程度上能夠降低對(duì)先進(jìn)工藝管制的影響。
- 二是能夠降低制造費(fèi)用和成本,合理地降低先進(jìn)芯片的尺寸,能夠提升良率,降低成本。同時(shí)也可采用成熟制程,提升可靠性和良率。
- 三是支持設(shè)計(jì)復(fù)用,從而縮短開(kāi)發(fā)周期,包括IP/Chiplet設(shè)計(jì)復(fù)用,可以有效提升設(shè)計(jì)的可靠性,并且可以緩解先進(jìn)IC產(chǎn)能不足的問(wèn)題,從而滿足上市的時(shí)間需求。
- 四是可以靈活多樣化地進(jìn)行設(shè)計(jì)的組合,以滿足不同的市場(chǎng)需求。
因而,戴維總結(jié),2.5D/3D先進(jìn)封裝已成為一大趨勢(shì)。但他同時(shí)指出,對(duì)尚處于發(fā)展階段的先進(jìn)封裝來(lái)說(shuō),先進(jìn)封裝設(shè)計(jì)所面臨的挑戰(zhàn)亦不容忽視。
對(duì)此戴維具體分析到,這些挑戰(zhàn)涉及諸多方面,包括DIE TO DIE之間的復(fù)雜互連;MCM架構(gòu)設(shè)計(jì)之間的縱向連接正確性無(wú)法保證;供電系統(tǒng)的設(shè)計(jì)挑戰(zhàn);互連模塊的面積、延時(shí)和功率開(kāi)銷(xiāo)等問(wèn)題。
同時(shí),由于DIE TO DIE之間的高速接口定義受限,雖然并行接口之間傳輸距離短,但對(duì)走線資源要求很高,而采用串行接口,想要實(shí)現(xiàn)同等功耗下的總帶寬容易導(dǎo)致侵占IO區(qū)域。雖然UCle開(kāi)始統(tǒng)一互連芯粒之間的接口定義,但PCIe/CXL的幀格式目前并不完善。此外,還涉及信號(hào)完整性、寄生參數(shù)抽取、熱和應(yīng)力問(wèn)題等諸多挑戰(zhàn)。
先進(jìn)封裝設(shè)計(jì)反映到EDA工具使用層面來(lái)看則更是“碎片化”。戴維以AI芯片舉例說(shuō),通常一款A(yù)I芯片包含ASIC芯片,多顆HBM,部分信號(hào)通過(guò)Interposer進(jìn)行橫向互連,部分信號(hào)縱向連通到Package(封裝)。ASIC設(shè)計(jì)采用IC后端的設(shè)計(jì)工具;HBM可能是通過(guò)IP設(shè)計(jì)或其他設(shè)計(jì)格式;Interposer則選擇IC后端設(shè)計(jì)或封裝設(shè)計(jì)工具;Package通常采用封裝設(shè)計(jì)工具,先進(jìn)封裝設(shè)計(jì)流程中所涉及的設(shè)計(jì)需要使用不同類(lèi)型、不同供應(yīng)商的EDA工具。
“這帶來(lái)的問(wèn)題是顯而易見(jiàn)的。每一個(gè)工具僅能保證單一的本身的設(shè)計(jì)是正確的,但如何能保證這些設(shè)計(jì)在封裝堆疊之后,系統(tǒng)設(shè)計(jì)仍是正確的?2.5D/3D先進(jìn)封裝涉及IC設(shè)計(jì)、封裝和PCB設(shè)計(jì),需要有一款系統(tǒng)級(jí)協(xié)同設(shè)計(jì)工具,對(duì)先進(jìn)封裝所涉及的所有相關(guān)設(shè)計(jì)進(jìn)行全面的分析,并確保設(shè)計(jì)與設(shè)計(jì)之間相關(guān)互連等信息的正確性,其中包括互連的管腳、IO、Bumping以及互連層、Net Name,設(shè)計(jì)的物理尺寸等信息都是不可或缺的。”戴維說(shuō)道。
系統(tǒng)級(jí)協(xié)同設(shè)計(jì)工具的“局限性”
但從現(xiàn)有的系統(tǒng)級(jí)協(xié)同設(shè)計(jì)方案來(lái)看,達(dá)到上述需求或仍存在顯著的“差距”。
戴維介紹,在傳統(tǒng)系統(tǒng)級(jí)互連Sign-Off(簽核)之前,為確保物理連接的正確性,業(yè)內(nèi)比較常用的做法是采用工具從不同的設(shè)計(jì)文件中提取Net Name信息,然后對(duì)設(shè)計(jì)之間的Net Name進(jìn)行Naming的查找比對(duì)。
這種方法帶來(lái)的隱患有很多,“一是缺乏互連的管腳位置信息,二是缺乏互連設(shè)計(jì)之間的層的對(duì)應(yīng)信息,三是無(wú)法直觀快速定位出錯(cuò)信息的位置,四是檢查效率與精度較低,五是難以檢查部分關(guān)鍵Net的Mapping情況。隨著設(shè)計(jì)規(guī)模越來(lái)越大,所需要檢查的信息越來(lái)越多,所要檢查的項(xiàng)目也越來(lái)越詳細(xì),從而使得傳統(tǒng)檢查方式效率非常低下,而且容易出錯(cuò)。”
并且,由于系統(tǒng)級(jí)設(shè)計(jì)是一個(gè)跨領(lǐng)域的設(shè)計(jì),不同設(shè)計(jì)的數(shù)據(jù)格式不同,單位精度也不統(tǒng)一。這會(huì)導(dǎo)致設(shè)計(jì)數(shù)據(jù)的導(dǎo)入不完整,并且很難將不同的設(shè)計(jì)數(shù)據(jù)進(jìn)行高效的整理和操作。
在先進(jìn)封裝大行其道的時(shí)代,一款高效、直觀、簡(jiǎn)潔的系統(tǒng)級(jí)協(xié)同設(shè)計(jì)工具已成為新的剛需。
作為一家自主創(chuàng)新的高性能工業(yè)軟件及解決方案提供商,合見(jiàn)工軟融合先進(jìn)的軟件底層架構(gòu)及EDA行業(yè)先進(jìn)封裝產(chǎn)業(yè)的實(shí)踐,推出了高效直觀簡(jiǎn)潔的先進(jìn)封裝系統(tǒng)級(jí)設(shè)計(jì)協(xié)同Sign-off工具 UniVista Integrator(UVI)以及UVI增強(qiáng)版。
UVI增強(qiáng)版大幅提升效率和精度
著眼于破解現(xiàn)有系統(tǒng)級(jí)協(xié)同設(shè)計(jì)工具的不足,UVI增強(qiáng)版進(jìn)行了全面的革新。
合見(jiàn)工軟UVI增強(qiáng)版的優(yōu)勢(shì)體現(xiàn)于:
- 一是支持自動(dòng)關(guān)聯(lián)不同領(lǐng)域的設(shè)計(jì),基于圖形、物理層級(jí)、物理位置等數(shù)據(jù)信息創(chuàng)建系統(tǒng)級(jí)網(wǎng)絡(luò)連接檢查算法。
- 二是支持生產(chǎn)數(shù)據(jù)與設(shè)計(jì)數(shù)據(jù)的協(xié)同檢查及比對(duì),合見(jiàn)工軟基于UVI產(chǎn)品的開(kāi)發(fā)已申請(qǐng)了10多項(xiàng)發(fā)明專(zhuān)利,目前已有8個(gè)專(zhuān)利獲批。
- 三是支持在同一個(gè)設(shè)計(jì)界面集成多種相關(guān)設(shè)計(jì)數(shù)據(jù),支持智能系統(tǒng)級(jí)設(shè)計(jì)互連即垂直方向的檢查(System-Level LVS)。
- 四是可簡(jiǎn)捷靈活地對(duì)設(shè)計(jì)數(shù)據(jù)進(jìn)行編輯操作,創(chuàng)建數(shù)據(jù)的連接關(guān)系,方便系統(tǒng)級(jí)互連檢查。
對(duì)于UVI增強(qiáng)版工具的使用,無(wú)論是哪種類(lèi)型的封裝設(shè)計(jì),當(dāng)設(shè)計(jì)數(shù)據(jù)導(dǎo)入以后,選擇有匹配關(guān)系的Symbol進(jìn)行匹配及物理位置、物理層的對(duì)齊,就完成了整個(gè)設(shè)計(jì)的關(guān)聯(lián)。
UVI支持橫向設(shè)計(jì)Symbol To Symbol Path Report,系統(tǒng)設(shè)計(jì)中任意兩個(gè)Symbol之間可通過(guò)指定Device建立通路,產(chǎn)生Net Mapping的關(guān)系??v向的System Level LVS檢查設(shè)置,支持Area Mode & Position Mode模式,而且有多達(dá)9項(xiàng)的檢查項(xiàng)目,涉及Net mapping、Unmapping Pin、Interface Pin、Geometry Difference、Tolerance Distance、Contact Layer、Golden Validate,每一項(xiàng)都是系統(tǒng)級(jí)互連檢查中不可或缺的環(huán)節(jié)。
Net Mapping在設(shè)置的規(guī)則之內(nèi),只要有管腳與其它的管腳接觸,就會(huì)自動(dòng)產(chǎn)生不同設(shè)計(jì)之間的Net Mapping關(guān)系。
系統(tǒng)設(shè)計(jì)檢查中最擔(dān)心的是需要相連的管腳沒(méi)有連通,Unmapping Pin可助力快速的從幾十萬(wàn)甚至上百萬(wàn)個(gè)管腳中進(jìn)行全覆蓋檢查。Interface Pin是對(duì)相連管腳的information和name check進(jìn)行確認(rèn);Geometry Difference則是確認(rèn)圖形、形狀、尺寸是否一致;Tolerance Distance可快速提供相連的兩個(gè)管腳之間中心點(diǎn)到中心點(diǎn)之間的距離是否在合理范圍之內(nèi)。Golden Validate則是做比對(duì),進(jìn)行快速查找,這樣垂直方向的所有檢查都完成了。Contact Layer則提供所有設(shè)計(jì)之間系統(tǒng)互連的信息匯總。
UVI增強(qiáng)版采用了業(yè)界首創(chuàng)的系統(tǒng)級(jí)網(wǎng)絡(luò)連接檢查技術(shù),大幅提高了大規(guī)模2.5D/3D、先進(jìn)封裝的設(shè)計(jì)效率,并能完成人工難以實(shí)現(xiàn)的多層、多形式的復(fù)雜堆疊設(shè)計(jì)。
UVI增強(qiáng)版完善了IC、封裝、PCB設(shè)計(jì)中高級(jí)封裝設(shè)計(jì)的簽收功能,支持全面的系統(tǒng)互連一致性檢查,表明軟件在仿真生產(chǎn)設(shè)計(jì)環(huán)境中的準(zhǔn)確率和覆蓋率均達(dá)到100%。另外該版本將檢查效率提高了96倍,從原先的60萬(wàn)個(gè)關(guān)鍵檢查的8分鐘提高到5秒。與此同時(shí)圖形顯示性能、效果和精度都有大幅提高。
目前UVI的增強(qiáng)版已經(jīng)被業(yè)內(nèi)很多客戶(hù)應(yīng)用,通過(guò)了客戶(hù)大規(guī)模先進(jìn)封裝(2.5D含多顆HBM)的實(shí)際設(shè)計(jì)數(shù)據(jù)考驗(yàn)與檢測(cè),已憑借其操作簡(jiǎn)潔、運(yùn)行穩(wěn)定、性能優(yōu)越等特點(diǎn),得到了客戶(hù)的肯定與支持。
最后戴維還提到,UVI具有優(yōu)異的開(kāi)放性、易用性、靈活性、可擴(kuò)展性,可持續(xù)迭代升級(jí)。合見(jiàn)工軟也即將發(fā)布一個(gè)更新的版本,提供更多全新的系統(tǒng)級(jí)協(xié)同設(shè)計(jì)和檢查功能,以滿足更多先進(jìn)封裝設(shè)計(jì)時(shí)代的需求。
關(guān)于合見(jiàn)工軟
上海合見(jiàn)工業(yè)軟件集團(tuán)有限公司(簡(jiǎn)稱(chēng)“合見(jiàn)工軟”)作為自主創(chuàng)新的高性能工業(yè)軟件及解決方案提供商,以EDA(電子設(shè)計(jì)自動(dòng)化,Electronic Design Automation)領(lǐng)域?yàn)槭紫韧黄品较?,致力于幫助半?dǎo)體芯片企業(yè)解決在創(chuàng)新與發(fā)展過(guò)程中所面臨的嚴(yán)峻挑戰(zhàn)和關(guān)鍵問(wèn)題,并成為他們值得信賴(lài)的合作伙伴。
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