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目前，在系統(tǒng)級(jí)摩爾定律（SysMoore）引領(lǐng)智算芯片技術(shù)進(jìn)步的同時(shí)，廣度和斷點(diǎn)已成為芯片設(shè)計(jì)的難點(diǎn)痛點(diǎn)，而業(yè)界需要在設(shè)計(jì)、制造和封測(cè)各維度實(shí)現(xiàn)集體進(jìn)階。對(duì)此，合見(jiàn)工軟提供的國(guó)產(chǎn)自主自研高性能接口IP和定制化完整解決方案，結(jié)合自身強(qiáng)大的EDA平臺(tái)優(yōu)勢(shì)，構(gòu)筑軟硬件平臺(tái)結(jié)合的系統(tǒng)級(jí)技術(shù)服務(wù)，助力智算芯片企業(yè)實(shí)現(xiàn)持續(xù)地創(chuàng)新和突破。

助力智算芯片持續(xù)創(chuàng)新與突破

隨著智算芯片設(shè)計(jì)方法學(xué)從傳統(tǒng)的SoC設(shè)計(jì)演進(jìn)到芯粒系統(tǒng)協(xié)同設(shè)計(jì)，智算芯片設(shè)計(jì)的復(fù)雜度和難度不斷提升，需要更多領(lǐng)域的設(shè)計(jì)經(jīng)驗(yàn)才能保證一次流片的成功率。

對(duì)此，崇華明指出，業(yè)界可以從系統(tǒng)協(xié)同設(shè)計(jì)、EDA和IP完整解決方案、穩(wěn)定可靠的制造供應(yīng)鏈、封測(cè)建模和良率四大方面著手，力爭(zhēng)克服當(dāng)前智算芯片遇到的各類(lèi)挑戰(zhàn)。

首先，業(yè)界需要做好系統(tǒng)協(xié)同設(shè)計(jì)，其中包括Chiplet系統(tǒng)架構(gòu)設(shè)計(jì)與驗(yàn)證，即成本與性能、穩(wěn)定性之間的權(quán)衡；多芯粒互連設(shè)計(jì)；自頂向下的芯粒劃分和不同芯粒之間的時(shí)序分配；系統(tǒng)級(jí)功能驗(yàn)證。此外，Chiplet中介層協(xié)同設(shè)計(jì)，系統(tǒng)級(jí)時(shí)序SignOff分析，電源和信號(hào)完整性、熱、機(jī)械應(yīng)力等多物理場(chǎng)仿真以及2.5D/3D可測(cè)性設(shè)計(jì)也尤為重要。

其次，芯片設(shè)計(jì)在產(chǎn)業(yè)中起到“領(lǐng)頭羊”作用，EDA和IP則是必不可少以及需要系統(tǒng)性規(guī)劃的工具，包括EDA需提供多芯粒規(guī)劃與架構(gòu)及驗(yàn)證工具；系統(tǒng)級(jí)SignOff工具；2.5D/3D可測(cè)性設(shè)計(jì)工具等，而IP則需提供完整的多工藝平臺(tái)IP，支持廣泛顆粒和外設(shè)；完整的PHY和控制器方案；完整的協(xié)議支持，多封裝場(chǎng)景支持；IO Die和封裝設(shè)計(jì)，SIPI仿真支持等。

另外，在制造供應(yīng)鏈穩(wěn)定可靠和封測(cè)建模及良率方面，均需要探索新架構(gòu)2.5D/3D、CoWos-R/L/S，系統(tǒng)建模能力和準(zhǔn)確度，以及大規(guī)模生產(chǎn)的良率提升等。

基于此，要克服智算芯片遇到的挑戰(zhàn)需要整個(gè)產(chǎn)業(yè)鏈上下游攜手共進(jìn)。作為國(guó)內(nèi)領(lǐng)先的高性能工業(yè)軟件及解決方案提供商，合見(jiàn)工軟高速接口IP及IO Die提供了創(chuàng)新解決方案，包括D2D應(yīng)用的系統(tǒng)分析，應(yīng)用于多種場(chǎng)景的IO Die產(chǎn)品，完整的PHY和控制器解決方案，以及各類(lèi)封裝和仿真支持，從而保障互聯(lián)速度、穩(wěn)定性、芯粒供電和數(shù)據(jù)支持等。

通過(guò)提供國(guó)產(chǎn)自主自研的高性能接口IP和定制化解決方案，合見(jiàn)工軟結(jié)合自身強(qiáng)大的EDA平臺(tái)優(yōu)勢(shì)，構(gòu)筑軟硬件平臺(tái)結(jié)合的系統(tǒng)級(jí)技術(shù)服務(wù)，助力智算芯片公司實(shí)現(xiàn)持續(xù)地創(chuàng)新和突破。

值得注意的是，崇華明講解時(shí)還展示了合見(jiàn)工軟與傳智驛芯共同開(kāi)發(fā)的“NoC+UCIe整體解決方案”。合見(jiàn)工軟在接口IP領(lǐng)域擁有深厚的技術(shù)積淀，結(jié)合傳智驛芯的NoC Subsystem和TCLink等產(chǎn)品方案，雙方共同開(kāi)發(fā)NoC+UCIe的Chiplet整體解決方案，幫助客戶(hù)更為早期就可以完整地評(píng)估系統(tǒng)架構(gòu)方案。

完整IP產(chǎn)品支持眾多應(yīng)用場(chǎng)景

為了應(yīng)對(duì)智算時(shí)代的網(wǎng)絡(luò)互聯(lián)、先進(jìn)封裝集成、高數(shù)據(jù)吞吐量等諸多挑戰(zhàn)，合見(jiàn)工軟已經(jīng)推出了多款高可靠性、高性能的網(wǎng)絡(luò)IP、存儲(chǔ)IP及D2D接口IP解決方案等，包括：針對(duì)芯粒(Chiplet)集成的關(guān)鍵標(biāo)準(zhǔn)UCIe解決方案UniVista UCIe IP；面對(duì)存儲(chǔ)接口，推出全國(guó)產(chǎn)Memory接口UniVista HBM3/E IP、UniVista DDR5 IP、UniVista LPDDR5 IP；為助力智算萬(wàn)卡集群，推出智算網(wǎng)絡(luò)IP解決方案UniVista RDMA IP；面向網(wǎng)絡(luò)接口，推出以太網(wǎng)、靈活以太網(wǎng)(FlexE)、Interlaken等多種高速互聯(lián)接口控制器UniVista Ethernet Controller IP；以及推出全國(guó)產(chǎn)PCIe Gen5完整解決方案等。

▲合見(jiàn)工軟高性能IP產(chǎn)品總覽

現(xiàn)在，合見(jiàn)工軟的全國(guó)產(chǎn)UniVista UCIe IP已在智算、自動(dòng)駕駛、AI等領(lǐng)域的知名客戶(hù)的實(shí)際項(xiàng)目中得到廣泛應(yīng)用和驗(yàn)證，在真實(shí)場(chǎng)景中展現(xiàn)出卓越的性能表現(xiàn)和穩(wěn)定可靠的品質(zhì)。目前合見(jiàn)工軟UCIe IP先進(jìn)制程測(cè)試芯片現(xiàn)已成功流片，并在此次ICCAD-Expo展會(huì)上展出。

另外，合見(jiàn)工軟高速接口IP-HBM PHY和控制器解決方案也具備多重特性，包括支持多種工藝，最快支持9600Mbps；超低讀寫(xiě)延遲，控制器可根據(jù)客戶(hù)讀寫(xiě)Pattern定制化高效低延遲的設(shè)計(jì)；Deskew能力應(yīng)對(duì)各種復(fù)雜場(chǎng)景設(shè)計(jì)；內(nèi)置處理器，靈活支持多種Training算法；完整的DFT測(cè)試方案；自研HBM3控制器和PHY，廣泛支持業(yè)界的各種顆粒。

同時(shí)，合見(jiàn)工軟高速接口IP-DDR/LPDDR PHY和控制器解決方案同樣支持多種工藝，其中LPDDR4x/5/x最高可達(dá)8533Mbps，DDR4/5最高可達(dá)8800Mbps。該方案預(yù)先集成驗(yàn)證的DDR/LPDDR控制器，PHY和IO的完整解決方案，采用全硬化的靈活交付方式，完整的SIPI分析方案，支持芯片調(diào)試和方便的調(diào)試軟件，以及廣泛兼容業(yè)界的各種顆粒。

合見(jiàn)工軟的完整PHY和控制器解決方案致力于為客戶(hù)提供合理的IP解決方案，包括可提供IP子系統(tǒng)多種工藝的低延遲D2D接口IP：UCIe-A，UCIe-S，UCIe-3D，國(guó)內(nèi)D2D協(xié)議；存儲(chǔ)接口IP：HBM3E/3，DDR5/4，LPDDR5X/5/4X/4；以及多種網(wǎng)絡(luò)接口IP。

合見(jiàn)工軟高性能網(wǎng)絡(luò)IP Stack完整方案則由PAXI、RDMA和ENET構(gòu)成，通過(guò)MUX邏輯，可對(duì)網(wǎng)絡(luò)端口進(jìn)行不同應(yīng)用的配置，方便多種芯片場(chǎng)景使用，最大程度節(jié)省芯片面積。

隨著各類(lèi)前沿高性能應(yīng)用對(duì)算力、內(nèi)存容量、存儲(chǔ)速度和高效互連等需求持續(xù)攀升，Chiplet集成技術(shù)的發(fā)展和迭代開(kāi)辟了一條切實(shí)可行的路徑。而作為Chiplet集成的關(guān)鍵標(biāo)準(zhǔn)之一，UCIe以開(kāi)放、靈活、高性能的設(shè)計(jì)框架為核心，實(shí)現(xiàn)了采用不同工藝和制程的芯粒之間的無(wú)縫互連和互通，可大幅降低同構(gòu)和異構(gòu)芯粒集成的設(shè)計(jì)復(fù)雜度，從而加速產(chǎn)品開(kāi)發(fā)進(jìn)程。

與此同時(shí)，IO Die是Chiplet架構(gòu)中的重要組成部分，主要負(fù)責(zé)處理數(shù)據(jù)輸入和輸出功能。而針對(duì)不同的算力需求和應(yīng)用場(chǎng)景，合見(jiàn)工軟基于在UCIe IP領(lǐng)域具備的深厚技術(shù)優(yōu)勢(shì)，開(kāi)發(fā)出了針對(duì)不同領(lǐng)域?qū)蛹?jí)的IO Die，從多維度助力智算芯片的創(chuàng)新與突破。

在封裝和仿真支持方面，合見(jiàn)工軟高速接口IP的封裝設(shè)計(jì)主要為2D和2.5D封裝設(shè)計(jì)，支持20層Substrate，5層金屬、厚銅和DTC的硅中介層以及RDL Interposer，同時(shí)還可以進(jìn)行先進(jìn)封裝的SIPI和可生產(chǎn)性分析。崇華明稱(chēng)，基于合見(jiàn)工軟提供的封裝參考設(shè)計(jì)，合見(jiàn)工軟高速接口IP-HBM，UCIe-AP，UCIe-SP等仿真和測(cè)試結(jié)果成效尤為明顯。

無(wú)論在IO Die擴(kuò)展算力應(yīng)用場(chǎng)景還是封裝設(shè)計(jì)和SIPI仿真分析方面，合見(jiàn)工軟高速接口IP不僅種類(lèi)齊全性能優(yōu)異，在協(xié)議、封裝兼容性等關(guān)鍵技術(shù)上也均有保障。

崇華明總結(jié)道，隨著系統(tǒng)級(jí)摩爾定律（SysMoore）引領(lǐng)技術(shù)進(jìn)步，廣度和斷點(diǎn)成為重要難點(diǎn)，這使得客戶(hù)一次流片成功的壓力越來(lái)越大，而且往往難以解決相關(guān)困難與挑戰(zhàn)。

對(duì)此，合見(jiàn)工軟高速接口IP及IO Die多方面助力智算芯片創(chuàng)新，包括完整的多工藝平臺(tái)IP（D2D IP,HBM,Ethernet,RDMA,PCIE/CXL,LPDDR/DDR），支持廣泛顆粒和外設(shè)；完整的PHY和控制器方案，解決兼容性問(wèn)題；完整協(xié)議支持，多封裝場(chǎng)景支持；提供IO Die，擴(kuò)展算力應(yīng)用；提供封裝設(shè)計(jì)，SIPI仿真支持，為芯片設(shè)計(jì)保駕護(hù)航。

總體上，合見(jiàn)工軟自主知識(shí)產(chǎn)權(quán)的全國(guó)產(chǎn)高速接口IP解決方案是合見(jiàn)工軟更廣泛的EDA+IP產(chǎn)品戰(zhàn)略的重要組成，致力于提供高可靠、高性能的先進(jìn)接口IP整體解決方案，幫助客戶(hù)解決在面對(duì)智算芯片新的應(yīng)用場(chǎng)景和封裝形式時(shí)在接口實(shí)現(xiàn)和使用上的一系列挑戰(zhàn)，從而協(xié)同推動(dòng)和賦能產(chǎn)業(yè)升級(jí)，乃至為國(guó)產(chǎn)智算芯片核心競(jìng)爭(zhēng)力的進(jìn)階不斷注入澎湃動(dòng)力。