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（文章來源：電子工程專輯）
合見工軟Fellow、研發(fā)副總裁吳秋陽先生日前在2022國際集成電路展覽會暨研討會(IIC)上發(fā)表題為“解碼高端芯片，加速數字經濟”的主旨演講時，重點分析了國內外EDA行業(yè)的發(fā)展現(xiàn)狀、產業(yè)環(huán)境、機遇和挑戰(zhàn)，并詳細介紹了合見工軟如何通過打造數字驗證全流程和系統(tǒng)級電子設計EDA解決方案，助力中國芯片產業(yè)實現(xiàn)突破式發(fā)展。
合見工軟Fellow、研發(fā)副總裁吳秋陽
EDA的發(fā)展現(xiàn)狀與產業(yè)環(huán)境
吳秋陽首先回顧了EDA行業(yè)的四個發(fā)展階段：
第一階段是EDA誕生之前，從電子管到晶體管，電路設計從手工繪制發(fā)展到計算機輔助。
第二階段是可編程邏輯器件開始成熟，這一階段的標志是1980年發(fā)表的《超大規(guī)模集成電路系統(tǒng)導論》，它提出用可編程的硬件語言（HDL）來實現(xiàn)電路編程，對電路進行自動綜合和模擬，以及設計流程的自動化。在這個過程中，我們也對設計流程進行了很多的抽象，形成了很多點工具，對痛點和難點進行自動化和算法化。這個階段的特點是，除了三大國際EDA公司之外，很多其他公司能夠提供局部最優(yōu)解，這些局部最優(yōu)解往往和全局最優(yōu)解吻合度較高，所以點工具是可以生存的。
第三階段是到2000年之后，由于制程進一步演進，如果只在前端進行邏輯設計，不考慮后端制造工藝要求就會形成設計無法收斂，所以就促成了全流程的集成，算法也變得具有前瞻性，比如邏輯綜合的時候就要考慮布局布線的影響，更進一步在設計過程中考慮制造工藝的可能性。由于技術上的底層邏輯，基本上形成了以美國Synopsys、Cadence兩大公司為主建立的完整的準封閉式平臺的現(xiàn)狀；還有兩家公司SiemensEDA和Ansys也有自己的拳頭產品，從而在產業(yè)鏈中有立足之地。
第四階段是2015年之后，EDA行業(yè)進入探索與突破階段。大數據、云計算、機器學習、人工智能、開源EDA、硅編譯器、異構芯片、3D等技術在上下游擴展，對EDA提出了更高的新發(fā)展要求。市場形成了Synopsys、Cadence、SiemensEDA三大EDA巨頭。這個階段有不少新的概念和方向，有些曇花一現(xiàn)并沒有落地結果，但有一些做出了不錯的成績。
EDA面向的是全球半導體市場，中國進口芯片中只有35%用在國內設備上，但卻消耗了全球芯片總量的77%以上。然而，國內市場能夠用于芯片設計的EDA工具并不是特別多，三大國際EDA公司長期壟斷約80%市場份額，國產EDA市場份額大約只有10-12%。
發(fā)展高性能芯片的機遇和挑戰(zhàn)
“我們的客戶都是針對高端芯片，那么高端芯片的需求在哪里呢？”吳秋陽分析稱，EDA支撐起了5000億美元規(guī)模的半導體行業(yè)，以及數十萬億美元規(guī)模的數字經濟。到2025年，中國希望將數字經濟核心產業(yè)增加值占國內生產總值的比重提高到10%。“這是一個了不起的愿景，需要我們在包括云計算、人工智能、大數據、自動駕駛、5G通信和工業(yè)物聯(lián)網在內的各個領域全面發(fā)力。”
在他看來，無論是提供產品還是提供服務，其差異化往往都是從最底層的硬件開始。
首先，由于疫情和國際政治問題，為了確保供應鏈的自主可控和安全可靠，各個系統(tǒng)廠商都希望能夠控制自己芯片的設計制造。
其次，“合久必分”。一直以來，能夠提供算力和通信的都是CPU/GPU這樣的通用型標準芯片，但缺點是無法在細分場景下實現(xiàn)最佳優(yōu)化。為了讓自己的產品或者服務具備差異化競爭優(yōu)勢，不少系統(tǒng)廠商紛紛開始涉足芯片行業(yè)，有的甚至會針對不同場景設計不同的芯片，例如亞馬遜面向計算密集、I/O密集和機器學習加速就設計了三款不同的芯片，這些對EDA企業(yè)而言都是很好的機會。
最后，全球氣候變暖，低功耗高能效的產品也是人類文明的發(fā)展方向。高科技公司也需要設計自己獨有的高能效、低能耗、高性能產品，這也帶來了很多機會和挑戰(zhàn)。
“中國芯片自給率的目標是在2025年實現(xiàn)70%，但中國IC芯片目前在國際市場的份額只有4%，差距非常大，要實現(xiàn)70%的芯片自給率還需要很大的投入和努力。”吳秋陽援引分析機構的數據稱，用于半導體制造的材料、設備和EDA，將是實現(xiàn)該目標的三大支柱。其中，涉及EDA的有兩個方向：一是涵蓋高性能計算、人工智能、通用CPU、GPU等應用的芯片級EDA，二是用于2.5D、3D先進封裝、Chiplet等領域的系統(tǒng)級EDA。
他指出，規(guī)模、復雜度、市場與生態(tài)是高性能芯片發(fā)展道路上面臨的主要挑戰(zhàn)：從規(guī)模來講，芯片越來越大，復雜度也大幅提升，不僅需要通過工藝，還需要通過先進的封裝技術來實現(xiàn)，在軟件層次與多源多版本方面也需要持續(xù)增加IP的集成；在市場與生態(tài)方面，越來越短的窗口期等各種因素給高性能芯片發(fā)展帶來了很大的挑戰(zhàn)。
從最難的驗證市場開始
之所以選擇最難的驗證市場，吳秋陽解釋說，當前解決高端芯片設計開發(fā)的最大挑戰(zhàn)就是來自驗證階段。從下圖可以看到，隨著制程工藝的不斷演進，驗證成本增加得很快，最先進芯片開發(fā)成本的30%以上來自驗證階段。以高通今年發(fā)布的自動駕駛芯片為例，它需要驗證效率的提升、驗證的可預期性、驗證的質量保證、以及驗證的多樣化需求。
合見工軟銷售副總裁劉海燕隨后在接受AspenCore獨家專訪時也表達了同樣的觀點。她表示，在EDA領域的眾多細分方向中，驗證伴隨著芯片設計的全過程，隨著工藝的演進和設計的復雜化，驗證工具的開發(fā)存在較高的技術壁壘和準入門檻，目前已經成為研發(fā)工具成本占比最高的一部分，因此驗證領域的突破對中國芯片產業(yè)發(fā)展至關重要。
為了應對高端芯片在驗證方面的種種挑戰(zhàn)，合見工軟提出基于驗證任務驅動的全場景數字驗證系統(tǒng)，從軟硬件核心驗證引擎出發(fā)，到驗證管理與調試定位，以及完善的驗證解決方案。合見工軟已經推出了多款EDA產品和解決方案，包括數字仿真器UVS、FPGA原型驗證系統(tǒng)UVAPS、仿真調試工具UVD、驗證效率提升平臺VPS、系統(tǒng)級IP驗證方案HIPK等，以更好地解決芯片開發(fā)中的功能驗證、調試和大規(guī)模測試管理等不同任務的挑戰(zhàn)。
此外，隨著制程工藝的不斷演進，摩爾定律效應日漸趨緩，2納米或者1納米時會表現(xiàn)得更加明顯，所以先進封裝會是未來的方向，特別是Chiplet已成為芯片設計業(yè)的主流技術趨勢之一，隨之帶來了設計規(guī)模、設計工具、設計檢查等方面的挑戰(zhàn)。這就需要打破IC、Interposer、Package、PCB設計協(xié)同的壁壘，建立系統(tǒng)級一體化設計和檢查環(huán)境。
為此，合見工軟在先進封裝設計、板級設計領域進行了相應的布局。合見工軟于今年6月推出了先進封裝協(xié)同設計檢查工具UVI的Sign-off級完整功能版，可在同一設計環(huán)境中導入多種格式的IC、Interposer、Package和PCB數據，支持全面的系統(tǒng)互連一致性檢查；此外合見工軟也在著力開發(fā)PCB和封裝設計EDA產品方案。
了解更多，請查看原文：合見工軟：解碼高端芯片，加速數字經濟-icspec
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